Title0.18umCMOS逻辑工艺中的测试结构研究
Authors赵华榕
Affiliation北京大学
Keywords0.18umCMOS逻辑工艺
测试结构
集成电路
CP良率
Issue Date2011
Citation北京大学.
Abstract2010年,设计业者所采用以及8寸晶圆厂的主流制造工艺中,0.18um CMOS制程仍占很大比例。本文的主要内容是在CSMC Fab2所进行的0.18um CMOS逻辑制程中的测试结构及CP良率提升方法的研究。<br>   集成电路制造工艺主要包括以下几个模组:光刻、蚀刻、薄膜、物理气相淀积、外延、扩散注入。<br>   在0.18um CMOS逻辑工艺与0.25um以上工艺流程中,区别最大的是STI、薄栅氧(30A以下)和钴化物栅极;在WAT参数测试中,会分别对MOS特性、电阻、电容特性进行测试,本文对器件WAT的主要测试结构和条件作了阐述。<br>   CP良率损失解决方案的研究是课题的另一重点,本文提出了以下2种典型良率失效问题的分析思路和解决方案:<br>   一、通过栅氧工艺中H2/O2流量比及工艺时间的优化,提升30A薄栅氧的片间均匀性近1%,改善了CP测试中的Suspend失效问题。<br>   二、通过SPM清洗工艺配比和反应温度的优化,解决了Spacer腐蚀后光刻胶残留的典型缺陷,改善了CP测试中的ROM、RAM失效问题。<br>   IMP Ti工艺的2步淀积、2次N2/H2 Plasma处理和薄栅氧的均匀性改善方法,为本文提出的创新性研究成果,后续广泛运用于同类工艺问题的解决方案。
URIhttp://hdl.handle.net/20.500.11897/366983
Appears in Collections:未确定

Files in This Work
There are no files associated with this item.


License: See PKU IR operational policies.